次世代半導体開発の、さらに一歩先へ 日本で唯一の技術と設備を持つ3D/2.5DICに特化したファウンドリ 

高速SRAMの研究に従事
3D積層技術の実装を目指して起業 

東北マイクロテック株式会社は、3D/2.5DICに特化したファウンドリだ。日本で唯一、チップレベルから12インチウエハーまでを３D積層できる技術と設備を保有している。研究開発・評価用テストチップを自社設計・製造して提供するだけでなく、ウエハープロセスのコンサルティングも行っている会社だ。 

CEOである元吉　真氏は、1982年に日立製作所に入社。スーパーコンピューター用の高速SRAMやバイポーラとCMOSを組み合わせた高速キャッシュSRAMの開発に従事していた。日立がSRAM事業から撤退したため、川崎製鉄、ソニーと職場を変えつつも一貫してSRAMデバイスプロセス開発を継続。ソニーではSRAMのデバイスプロセス開発に加え、スーパーコンピューター用の高速SRAM、CMOS/ BiCMOSキャッシュ SRAMの開発を行ったという。 

1990年代後半から、元吉氏は3D積層技術アイディアを構想していたという。高速チップはプリント基板の上に置かれ、プロセッサップは別の場所に置かれる。すると高速のメモリーチップとプロセッサチップの間の配線で遅延が起こることにより、いくらメモリを高速化してもパフォーマンスが上がらないという課題に気が付いたのだ。２Ｄでは配線の短縮化には限界がある。上に載せてしまえば最短距離で配線可能というわけだ。 

2000年ごろ、プロセッサの微細化によってキャッシュメモリがプロセッサチップ内に組み込まれることになり、ソニーのキャッシュSRAM事業は終焉を迎えた。同時期に画像処理系イメージセンサがCCDからCMOSへ転換した。しかしCMOSのイメージセンサは画素を1つ1つ信号処理するため、最初と最後で時間差が生じることにより、画像に歪み(ローリング歪み)が発生してしまう。上位機種ではメカニカルシャッターを付けることで歪み対策を行っていたところ、元吉氏は3Ｄ積層のアイディアを生かし、センサと信号処理回路を積層して並列に信号処理をすることにより高速化するアイディアを2004年に出し、2006年にはソニーで特許出願された。これがソニーの積層型CMOSイメージセンサの最初の特許になった。 

2010年、３Ｄ積層技術の実用化を目指し、東北大学の名誉教授である小柳光正氏と共に東北マイクロテックを設立。元吉氏は話す。「アプリケーションこそが技術を引っ張ると考えています。技術だけがあってもお金にはなりません。重要なのは目指すアプリケーションを達成すること。不便なモノ・コトを解決するためにデバイスはどうあるべきかを考えなくてはなりません」。東北マイクロテックにあるのは、チップの高速化をいかに実現するか、そして以下に実装化するかという常にマーケットインの姿勢なのだ。 

「応用の先に何があるかを考えなくてはいけない」そう元吉氏は強調する。３D積層が実現に近づくにつれ、新たな課題が浮き彫りになってくる。コンピュータシステムでは必要なデータをメモリ素子から引き出し、演算し、メモリに返す動作を繰り返している。デジタルデータの転送では、メモリとプロセッサの間の信号配線の距離が短いほど、高速になり、ビット当たりの転送エネルギーも小さくなる。このため、大容量のメモリ–ここではDRAM–をプロセッサのすぐそばに置きたい。しかしCPUやGPUは発熱量が大きく、DRAMはキャパシタンスにデータを溜めているため、温度が上がるほどリーク電流が大きくなりデータが反転しやすくなる。このためCPUからの熱を遮蔽する技術が必要となる。3D積層することで、ヒートシンクなどで上下から熱を逃がすことは難しくなる。いかに放熱するか、液冷などの技術的な構造が必要となるというわけだ。 

現在はトランジスタのゲートを四方から囲むゲートオールアラウンドが採用されているが、今後は配線長を短くしつつも、プロセスの中で工夫した構造、たとえばある程度集積されたトランジスターブロック技術などがどんどん出てくることが予想される。将来を見据えて、今はない技術がどのように進化していくかも考慮していく必要があるのだ。

３D実装の微細な位置決めを実現する「自然の力」 

３D実装が実現し、上と下のチップを10万本や100万本の配線でつなげるということは、非常に小さい断面積の配線で接続することになる。上下のチップ同士の位置合わせが非常に厳しくなるということだ。現在のフリップチップボンダーでは1μmから3μｍほどの合わせ精度だが、今後配線サイズがより微細化し、1μｍや0.5μｍとなれば、0.2μmから0.3μｍという精度が必要となってくる。メカニカルな動きをする現行のフリップチップボンダーはこの制度を出すことは不可能ではないと思うが、スループットが落ちる。将来、量産化するためには高速・高精度で位置を合わせるマストランスファー技術が必要なのだ。 

東北大学と共に20年近く検証が進められているのが、水の表面張力を利用したセルフアセンブリだ。微細なチップをラフにおいても、自動的にチップの位置合わせが可能になる。これを仮ボンディングしたあとにウエハ全面で全てパーマネントボンディングするような技術を開発中だという。これにより非常に高速で高精度の位置合わせ・ボンディング技術が可能となる見込みだ。 

この位置決め技術は、パネルにマイクロLEDを載せる工程においても応用が可能。親水性と疎水性のパターンを作り分けてマスキングすれば、親水性の領域だけ液滴がマイクロLEDを取り出すことが可能となる。微細且つ複雑なパターンを位置決めできるというわけだ。現在のAIチップはかなり小さく、チップの接続部分のピッチが1μm～1.25μmほどになっている。さらに微細化が進行すれば、マイクロバンプでは太刀打ちできない領域に向かいつつある。このチップトゥウエハー技術、セルフアセンブリは、次の世代、さらに次々世代には必ず必要とされると元吉氏は見ている。 

しかし液体を使うとなると、洗浄をどうするかという課題が出てくる。全く新しい技術は、従来設備とは全く異なるアプローチが必要となってくる。「大きな変化は、やはりなかなか受け入れられません。実際に量産に使う上で必要なことを常に考えていくことが大切です」。 

アプリケーションが半導体技術の進化を加速させる 

半導体分野の研究開発は、大量の半導体チップ、高性能の半導体チップを使う大手企業が技術をけん引している。先端的な原理研究の部分から、装置メーカー、実装メーカーに至るまで、全てのプレイヤーがアプリケーションの要求に引っ張られているのだ。 

2026年5月のIEEE ISCAS 2026で、大手半導体メーカーHuaweiはムーアの法則に依存しない、3D積層を前提とした新しい半導体のアーキテクチャである「Tau Scaling Law」を提唱した。元吉氏は語る。「デバイスからシステムまでの時間定数を圧縮し、全体でシステムを高性能化し、ローパワーにするという発表の意味は非常に理解できます。半導体の問題点は、データの遅延、配線でのデータ遅延をいかに抑えるかということで、デバイスだけではなく、プロセス技術から全部を全体で考えていかないといけません。しかし、サプライチェーンを考えると昔のIDM（Integrated Device Manufacturer）のようにはいきません。ムーアの法則は科学原理ではないのですがビジネスも材料も半導体もすべてあの法則に乗って進んでいったからこそ、今の発展があります。アプリケーションが技術をドライブする、現在の半導体の在り方は今後も続くと私は考えています」 

東北マイクロテックは、お互いアイディアを出しながら高め合えるパートナーを求めている。「新規に3Dを考えている方、どうやってもっと性能を上げるかを考えている方、どういう指針を持って材料開発していけばよいかを考えている方にもお越しいただきたいと思います。弊社はテストデバイスやテスト評価用のテストチップも自社で設計します。全体を考えて最適化するお手伝いができれば」 

水の表面張力のように、ときにはメカニカルだけではなく、自然現象を利用したプロセスが解決の糸口となる可能性もある。異分野との融合が半導体に新しい風をもたらす可能性もある。東北マイクロテックが見据えるのは、次世代のさらにその次。応用のその先なのだ。